台灣|薪資40000起的高薪工作,共282791筆
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- 面議(經常性薪資達4萬元或以上)
- 3年工作經驗
公司名稱:工作地: 新竹市東區瑞昱半導體股份有限公司
工作內容:工作項目: 1.AP/Router SoC & Platform development, Network & Peripheral IP design 應徵條件: 1. 碩士以上;電機、電機與控制、電信、電子相關科系畢業為主 2. 具3年以上數位IC 相關經驗者為佳。 (MD1720006) -
- 面議(經常性薪資達4萬元或以上)
- 3年工作經驗
公司名稱:工作地: 新竹市東區瑞昱半導體股份有限公司
工作內容:工作項目: Design verification, UVM 應徵條件: 1. 大學以上;電機、電機與控制、資訊科學、自動控制、電信、資訊工程、電子、動力機械相關科系畢業為主。 2. 具3~5年design verification 相關經驗者為佳。 (MD1680021) -
- 面議(經常性薪資達4萬元或以上)
- 工作經歷不拘
公司名稱: 瑞昱半導體股份有限公司工作地: 新竹市東區工作內容:工作項目: 1. Responsible for ASIC Backend / Physical Implementation, including floorplan, power plan, physical synthesis, clock tree synthesis, routing, si, DFM, DRC/LVS in both hierarchical and low power designs. 2. Responsible for Physical Design flow research, development and automation. 應徵條件: 1. 大學以上電機資訊相關科系畢 2. 熟悉 IC 後段設計流程, 具相關 APR 經驗者佳. 3. 對於開發及推廣 Physical Design Flow 有興趣者. 4. 熟悉相關 tools(Astro, Encounter, IC Compiler)者尤佳 5. 具程式設計(TCL,Perl,C/C++)能力者佳。 -
- 面議(經常性薪資達4萬元或以上)
- 5年工作經驗
公司名稱: 瑞昱半導體股份有限公司工作地: 新竹市東區工作內容:Job function: 1. Work with Digital Design team for Physical Design of SoC chips including top level floor planning, block partition, timing budgeting, power planning, block integration, whole chip timing closure, and tape out. 2. Responsible for physical design methodology research and development. 3. Cross site projects coordination and management. Requirement: 1. MS with 5+ years of experience in Physical Design. 2. Familiar with Unix/Linux environment and scripts. 3. Familiar with ASIC design flow. 4. Familiar with Physical Design EDA tools. 5. Good communication and team working skills. 6. Experience in handling large scale SoC chip implementation is a plus. -
- 月薪30950~52000元
- 工作經歷不拘
公司名稱: 瑞昱半導體股份有限公司工作地: 新竹市東區工作內容:工作項目: 負責半導體晶圓(CP)、IC(FT)產品測試機台操作管理 1. 執行產品上下機與數量清點結算。 2. 執行電腦操作。 應徵條件: 1. 高中職(含)以上; 科系不拘。 2. 具備晶圓、IC測試及 Tape and Reel相關工作經驗者佳,若無經驗可培訓。 3. 具備謹慎、細心特質。 其他: 1. 提供新進人員完備職前教育訓練輔導課程。 2. 工作環境說明: (1) 無塵室工作環境。 (2) 無從事有害化學物質相關業務。